動的デバイスを備える並列試験回路

专利摘要:
本発明の一実施形態によれば、動作中に入力試験信号を受信する第１の端子と、前記第１の端子に結合された複数の入力／出力端子とを備えるシステムが提供される。前記入力／出力端子は、並列出力動作中にそれぞれの出力試験信号を並列出力するように構成され、前記入力／出力端子は、並列入力動作中に試験対象デバイスから試験応答信号を並列入力するように構成され、さらに前記入力／出力端子の各々は、動作中に残りの複数の入力／出力端子から電気的に分離される。
公开号:JP2011513714A
申请号:JP2010547842
申请日:2009-02-23
公开日:2011-04-28
发明作者:デイビッド エスケルドソン；ラ；プエンテ；エドモンド デ
申请人:ヴェリジー（シンガポール） プライベート リミテッドＶｅｒｉｇｙ（Ｓｉｎｇａｐｏｒｅ）Ｐｔｅ．Ｌｔｄ．；
IPC主号:G01R31-28

专利说明:

[0001] 本発明は、動的デバイスを備える並列試験回路に関する。]
背景技術

[0002] 回路試験に要する時間を短縮するため、複数の試験対象デバイスに対し、並行して印加できる信号を試験システムで生成することは多々ある。同様に、試験時間を短縮するため、複数の試験対象デバイスから並行して信号を読み取ることもある。これまで試験システムで並列度を高めるため様々な試みがなされてきた。それぞれの手法には利点と欠点がある。例えばそれらの手法は、スイッチを使用するアドレスファンアウト、スイッチを使用するデータファンアウト、アドレスｗｉｒｅ−ｏｒ、データｗｉｒｅ−ｏｒ等である。]
[0003] スイッチを使用するアドレスファンアウト]
[0004] 並列度を高める一方法では、スイッチ（通常はメカニカルリレー）を使ってテスタからのアドレスドライブチャネルを複数のデバイスへ接続することで分離を提供する。殆どの場合はテストヘッドと試験対象デバイス（ＤＵＴ）ロードボード又はプローブカードとの間にスイッチが位置する。プローブカード上にスイッチを設計する場合もある。この手法は簡便な解決法を提示しているが、数多くの欠点がある。]
[0005] メカニカルリレーはサイズが大きく故障しやすい。また、システムのダウンタイムが大きな問題となる。]
[0006] 加えて、様々な形で信号性能に悪影響が及ぶ。例えば、ソリッドステートスイッチのＯＮ抵抗とキャパシタンスは信号性能を制限する。低周波試験であればそれでも許容されるが、高周波試験には不適切である。また、伝送線分割により複数のＤＵＴへテスタ信号を一斉送信する場合に（１本のピンエレクトロニクス（ＰＥ）線が複数の線に分割されると仮定）、線の均衡がとれていないと、深刻な特性インピーダンス不整合が生じる。ＰＥチャネルは通常ソース整合されるため、この構成を使用すると、ＤＵＴには多数の反射が戻ってくるように見える。ブランチで均衡をとる場合は（例えば５０オーム線を２本の１００オーム線に分割）、戻ってくる反射は分割点で打ち消される。ＤＵＴのいずれか１つが不在だったり、線が長さ整合しなかったりした場合にも不均衡が生じる。加えて、ストリップ線やマイクロストリップを使って高インピーダンス線を作製するのは極めて困難である。高インピーダンスを得るには、非常に細いトレースか非常に厚いボードが必要となる。細いトレースも厚いボードも製造には向いていない。このため、製造過程で不均衡な線ができ、タイミング精度に影響が及ぶ。]
[0007] 実際に線の均衡がとれており（例えば５０オーム線を２本の１００オーム線に接続）、１つのＤＵＴが故障する場合は、故障したデバイスのためにスイッチを開放する必要がある。その結果、５０オーム線は１本の１００オーム線と接続することとなる。このため、そのＤＵＴと線の分割点との間で多数の反射が起こる。]
[0008] プリント回路基板（ＰＣＢ）の限界のため、２ｘ以上のファンアウトはますます困難になっている。例えば４ｘファンアウトであれば、１本の５０オーム線トレースを４本の２００オームトレースにファンアウトする必要がある。また、ファンアウト線へ接続されるＤＵＴの数に応じて試験性能は変化する。]
[0009] ファンアウトにより並列度は向上する。例えば２×８＋２４＝４０ピンを使って２つの３２ピンデバイス（それぞれ８つのデータピンを具備）を試験できる。これに比べ、もしアドレス共用がなければ６４個のピンが必要になる。並列度の正味利得は６４／４０＝１．６すなわち６０％利得となる。]
[0010] スイッチを使用するデータファンアウト]
[0011] 並列度を高める別の手法では、データファンアウトに受動スイッチを使用する。データファンアウトにより厄介な問題が増える。データファンイン／ファンアウトにはアドレスファンアウトと同じ問題に加えて次の問題がある。]
[0012] 並列度− ＤＵＴでデータを共用する場合は、それぞれのＩ／Ｏを個別にイネーブルし、テスタへドライブバックできるようにするため、各ＤＵＴを別々に制御する必要がある。並列度の正味利得は次の通りである。前と同じ例で２つのピンデバイスを試験する場合に（各々８個のデータピンを具備）、独立制御により各デバイスを読み取りのため逐次イネーブルすると仮定すると、３３本のチャネルが必要になる。並列度の正味利得は６４／３３＝１．９４すなわち９４％利得となる。]
[0013] 試験時間オーバーヘッド− 一度に１つのデバイスを読み取る必要があるため、ある程度の試験時間オーバーヘッドを招くことになる。例えばある試験プログラムの合計読み取り時間が総試験時間の３０％で、全ての読み取りを逐次実行する場合は、４つのＤＵＴの合計試験時間は０．７（他）＋０．３×２（読み取り）＝１．３、すなわち１３０％まで増加する。この場合は各ＤＵＴにおいて３０／２＝１５％のＴＴＯ（試験時間オーバーヘッド）が発生する。]
[0014] アドレスｗｉｒｅ−ＯＲ]
[0015] ｗｉｒｅ−ＯＲ構成は、テスタ側に余分な回路がまったく不要かごく僅かですむという点が有利である。ユーザは通常、市販のいかなるシステムでもｗｉｒｅ−ＯＲのソケットボードかプローブカードを実装できる。所望の速度とタイミング精度に応じて１：２、１：３、１：４等を実装でき、バリエーションもいくつかある。ドライバ出力（アドレス／制御）のみｗｉｒｅ−ＯＲし、データは１対１に保つこともできる。あるいは全てをｗｉｒｅ−ＯＲすることもできる。ｗｉｒｅ−ＯＲにも欠点はある。]
[0016] 電気的問題 − 複数のデバイス間のテスタＩ／Ｏにｗｉｒｅ−ＯＲ構成を使用すると電気的問題が数多く生じる。第一に、不良デバイスを分離できない（例えば入力がショートすると、全てのデバイスがそのチャネルに結合され不合格になる。しかし、故障の原因となっているのがどのデバイスかは分からない。]
[0017] ウェハソートでは不良デバイスによって他の良好デバイスが不良とマークされてしまう。さらにこの場合は再試験が非常に困難になる。そのため、これが歩留まり損失につながる。]
[0018] また、ｗｉｒｅ−ＯＲ構成ではＤＵＴ入力又はＩ／Ｏごとに別々にパラメトリック試験を行うことはできない。このことは試験を逐次化する場合にも当てはまる。]
[0019] 信号性能 − Ｗｉｒｅｄ−ＯＲを使用すると、複数の負荷による伝送線共用によりタイミング性能が低下する。全てではなくても殆どのデバイス入力は高インピーダンスである。また、殆どのテスタの終端方法では５０オームバックマッチングを使用するため、単一テスタチャネルによる複数のＤＵＴのドライブが始まると直ちに遮断と反射が見られ、トポロジ次第ではＤＵＴの中へドライブされる信号のタイミング性能が大幅に低下することがある（線の均衡が完璧でない場合）。]
[0020] 並列度− スイッチを使用するアドレス共用の場合と同じ分析をｗｉｒｅ−ｏｒアドレス構成に当てはめることができる。]
[0021] 試験時間オーバーヘッド− この場合、データが１対１でテスタチャネルへ接続されると仮定すると、試験時間オーバーヘッドは問題にならない。ＴＴＯ（試験時間オーバーヘッド）を伴うことなく書き込み又は読み取りを完全に並列実行できる。]
[0022] データｗｉｒｅ−ＯＲ]
[0023] 最後に、アドレス／データの両方を共用する場合には最高の並列度を達成できる。ただしそれにはコストがかかる。アドレスのみｗｉｒｅ−ｏｒの問題に加え、以下の問題に直面する。]
[0024] 信号性能 − ある１つのＤＵＴがドライブバックされる時には他のデバイスを遮断できないため、信号性能は大幅に低下する。ＤＵＴと伝送線との間でインピーダンス不整合が生じるばかりでなく、他のＤＵＴがスタブとなって信号の反射を引き起こし、タイミング精度／データ転送速度が制限される。]
[0025] 並列度− スイッチを使用するデータ共用の場合と同様の並列度損失が生じる。]
[0026] 試験時間オーバーヘッド− スイッチを使用するデータ共用の場合と同様の試験時間オーバーヘッドが生じる。]
先行技術

[0027] Ｊ．Ｂｈａｓｋｅｒ“Ａ ＶｅｒｉｌｏｇＨＤＬＰｒｉｍｅｒ”，Ｓｔａｒ Ｇａｌａｘｙ Ｐｒ．，１９９７]
発明が解決しようとする課題

[0028] このように、上記の方法には性能上の限界か電気的な限界がある。受動スイッチの使用は電気的分離を提供するが、性能はさほど良くない。他方で、ドライバｗｉｒｅ−ＯＲを適切に実施すれば良好な性能が得られるが、歩留まり損失のためウェハソートには適さない。データ線を共用すると並列度は上がるが、逐次読み取りを行うためＴＴＯが増す。２ｘを上回る構成ではプローブカードやソケットボードの製造コストが大幅に増加するため、ｗｉｒｅ−ＯＲの使用は２ｘ構成までに限定される。従って、ｗｉｒｅ−ＯＲでできることは非常に限られている。最後に、それらの選択肢には高周波試験に適さないものがある。例えばリレーを使用するアドレス共用では殆どの場合、１００ＭＨｚ未満の周波数と〜１ｎｓのＯＴＡ（総合タイミング精度）になる。]
[0029] そこで並列デバイス試験の改善を可能にし、現在の試験システムに存在する少なくとも１つの不備を克服するシステムが求められている。]
課題を解決するための手段

[0030] 本発明の一実施形態によれば、動作中に入力試験信号を受信する第１の端子と、前記第１の端子に結合された複数の入力／出力端子と、を備えるシステムが提供される。前記入力／出力端子は、並列出力動作中にそれぞれの出力試験信号を並列出力するように構成され、前記入力／出力端子は、並列入力動作中に試験対象デバイスから試験応答信号を並列入力するように構成され、前記入力／出力端子の各々は、動作中に残りの複数の入力／出力端子から電気的に分離される。]
[0031] 本発明の別の実施形態によれば、試験コンピュータを提供することと、被験回路を提供することと、前記試験コンピュータにて試験チャネルを提供することと、前記試験チャネルを複数の入力／出力端子に向けてファンアウトするため前記試験チャネルを動的ファンアウト集積回路に結合することと、によりデバイスを試験する方法を実現できる。]
[0032] 本発明の更なる実施形態は、以下の説明及び図面から明らかとなろう。]
図面の簡単な説明

[0033] 本発明の一実施形態による、試験信号の動的ファンアウトを提供する際に使用する回路のブロック図である。
本発明の一実施形態による、試験信号の動的ファンアウトを提供する際に使用する回路のブロック図である。
本発明の一実施形態による、動的ファンアウト回路に使用するトランシーバのブロック図である。
本発明の一実施形態によるパラメトリック測定部回路のブロック図である。
本発明の一実施形態による、使用するコンパレータ回路を示す図である。
本発明の一実施形態によるＥＲＲ＼信号の出力タイミング図である。
本発明の一実施形態による、診断クロスチャネルカプリングに使用するバイパス回路を示す図である。
本発明の一実施形態による、使用するコンパレータ回路を示す図である。
本発明の一実施形態による、多数の試験対象デバイスから並列出力・入力を提供するために使用する動的試験回路を示す図である。]
実施例

[0034] 本発明の一実施形態によれば、試験システムの並列度を高めることができるシステムが提供される。この並列度は、いずれも試験方法とＣＯＴ（試験費用）にとって重要な性能と、デバイス分離と、低試験時間オーバーヘッドとを維持しつつ達成できる。また、ここで説明する試験回路の実施形態や構成を変えて試験設定に用いることで様々な利点を得ることができる。ここに開示する本発明の全ての実施形態でそれらの利点の全てを完全に達成する必要はない。利点には例えば次のものがある。]
[0035] マルチＤＵＴ環境で完全なデバイス分離を達成できる。]
[0036] 動的ファンアウトを使用し単一のソースから複数のＤＵＴをドライブできる。]
[0037] システムＰＭＵを接続する経路をイネーブルすることにより、各ＤＵＴにおいて独立したパラメトリック測定を実行できる。このため特定試験回路パラメータの測定が捗り、ＤＵＴ状態の判断に役立つ。]
[0038] 複数のＤＵＴによって共用されるファンアウト信号の劣化を回避できる。実際にはＤＵＴの近くにファンアウトドライバが位置するため、短いトレースと低損失により信号の改善を達成できる。逐次試験の場合は一度に１つのＤＵＴへ信号をドライブできる。複数のＤＵＴへ信号をドライブする場合にも劣化を被ることはない。]
[0039] 読み取り操作の場合にもデータ線で同じテスタチャネルを共用でき、下記操作をサポートできる。]
[0040] 並列読み取りで全てのＤＵＴを同時にストローブしエラーを個別にラッチする。エラーを元に条件分岐フラグを作成し、パターンジェネレータに使用することができる。]
[0041] ＥＣＲサポートによる並列読み取り。全てのＤＵＴを同時にストローブし、先々の冗長性解析のためデータをＥＣＲ（エラーキャプチャＲＡＭ）へ送信する。]
[0042] 外部機能のバイパスモードを提供できる。このモードではデバイスからシステムへダイレクトにデータをフィードバックでき、ユーザはシステムに用意されたいかなるコンペアモードも利用できる。]
[0043] ＤＵＴの近くにモジュールを配置できる。このことは低出力ＤＵＴから試験回路へ信号をドライブする場合に有利である。１システム構成では動的レシーバを使用できるため、ＤＵＴＩ／Ｏへの総負荷は大幅に減少し、低ノイズ環境が試験対象デバイスに提供され、非終端ＤＵＴ信号の場合でも良好な性能が得られる。ＤＵＴから（テスタのプローブカードではなく）試験回路へ至る伝送線の短縮により、ＤＵＴから見たインピーダンスも低下する。]
[0044] 並列度は全ピン完全ｗｉｒｅ−ｏｒに相当するが、電気的な問題や性能上の問題はなく、読み取りのためのＴＴＯも存在しない。]
[0045] あるシステム構成では、完全並列モードであっても約＜３００ｐｓまでのタイミング精度をサポートする。これとは対照的に、ｗｉｒｅ−ｏｒやスイッチ式共用の場合、構成によっては１ｎｓの範囲のタイミング精度になる。]
[0046] あるシステム構成では、完全並列モードであっても６００Ｍｂｓまでのデータ転送速度をサポートする。]
[0047] 図１Ａ及び１Ｂを参照すると、本発明の一実施形態による回路１００の回路図が示してある。回路１００は特定用途向け集積回路として構成できる。この回路は第１のチャネル「Ｃｈａｎｎｅｌ０」と第２のチャネル「Ｃｈａｎｎｅｌ１」とを有するものとして表示されている。Ｃｈａｎｎｅｌ０のブロックは拡大表示され、Ｃｈａｎｎｅｌ０の中で繰り返されていることが分かる。簡潔さを図るためＣｈａｎｎｅｌ１ではそれらのブロックが拡大表示されていないが、Ｃｈａｎｎｅｌ０のブロックに類似するものとして理解されたい。Ｃｈａｎｎｅｌ０に見られる４つの出力ピンＤＵＴ＿ＩＯ０Ａ、ＤＵＴ＿ＩＯ０Ｂ、ＤＵＴ＿ＩＯ０Ｃ、及びＤＵＴ＿ＩＯ０Ｄは試験対象デバイスに結合できる。入力ピンＴＥＳＴＥＲＩＯ０はテスタユニットに結合できる。回路１００には後述する機能ブロックが見られる。具体的にはトランシーバ（ＸＣＶＲ）ブロック１０４と、コンパレータブロック（１０６）と、チャネルＩ／Ｏブロック１０８と、が見られる。それらの機能ブロックについては、本発明の様々な実施形態により以下で詳述する。] 図１Ａ
[0048] トランシーバ]
[0049] 図１Ａ及び１Ｂに示す実施形態には１チャネル当り４つのトランシーバブロックがある。図示した各トランシーバには送信ドライバと受信バッファとがある。送信ドライバは５０Ω出力抵抗とともに表示されている。ＴＲＮ＿ＯＵＴ出力はチップの外でドライブし、ＲＣＶ＿ＯＵＴはチップ内の別のブロックをドライブする。] 図１Ａ
[0050] ドライバはＴＲＮ＿ＩＮからＴＲＮ＿ＯＵＴへ信号を送信する時にＴＲＮ＿ＩＮから論理レベルとタイミングの情報を受け付け、ＴＲＮ＿ＯＵＴ沿いに波形をドライブアウトする。それぞれの出力にタイミング調整素子は存在しないため、チャネル内の全４つのトランシーバで伝搬遅延を精密に整合させると有利である。]
[0051] ＤＵＴＩＯ低漏洩／ディスエーブルモード]
[0052] 図示したトランシーバはＴＲＮ＿ＯＵＴを低漏洩モード（＜５ｎＡの漏れ）に入れるディスエーブル機構を有する。このイネーブル／ディスエーブル機能はシリアルバスビット（ＤＵＴＩＯ＿ＬＯＷ＿ＬＥＡＫ）を用いて制御する。]
[0053] 低漏洩モードは送信及び受信バッファばかりでなく、高速コンパレータとＣＨＡＮＮＥＬ＿ＩＯトランシーバにも影響することに留意されたい。図１Ａ及び１Ｂに示すように、トランシーバはコンパレータの入力のいずれか１つにも接続される。低漏洩モードは、５０オーム出力抵抗の手前にスイッチを設け、これを開放し、送信バッファと、受信バッファと、高速コンパレータとをＤＵＴ＿ＩＯノードから分離することに相当する。] 図１Ａ
[0054] 各出力において単独のＤＵＴＩＯ＿ＬＯＷ＿ＬＥＡＫ制御が提供される。このため特定の出力に限ってディスエーブルできる。「ジャムモード」で電圧をドライブするため出力が必要な場合は出力をディスエーブルせず、代わりにいずれか１つのジャムモードを選択する。]
[0055] サードレベルターミネーション]
[0056] サードレベルターミネーションはＶＴＥＲＭＳによって制御される。これはシリアルバスを使って設定できる受動ビットである。]
[0057] ]
[0058] 方向制御]
[0059] トランシーバの方向は単独の信号（ＤＲＶ／ＲＣＶ＿）によって制御される。トランシーバはＤＲＶ／ＲＣＶ＿＝０であれば受信モードに入り、ＤＲＶ／ＲＣＶ＿＝１であれば送信モードに入る。ドライバは送信モードの時にＴＲＮ＿ＩＮ沿いにドライブする。「トランシーバソース制御」の節で後述するように、ドライバへの入力は複数のソースから選択できる。受信バッファは送信モードでトライステートになる。]
[0060] トランシーバが受信モードに入ると送信バッファはターミネーションモードに応じてトライステートになるかＴＲＮ＿ＩＮをドライブする。サードレベルターミネーションがオンの場合は、たとえ受信モードでも送信バッファはドライブし続ける。サードレベルターミネーションがオフであれば送信バッファはトライステートになる。これは「サードレベルターミネーション」の節で説明した通りである。]
[0061] ＤＲＶ／ＲＣＶ＿回路１００に示すように外部高速入力であってもよい。送信から受信への遷移は高速動作である。]
[0062] 回路１００に示す各チップにおいて共通のＤＲＶ／ＲＣＶ＿が１つある。回路１００に示すように、ＤＲＶ／ＲＣＶ＿信号はＣＬＫ分配ブロックを通過し、これが全ＤＵＴ＿ＩＯトランシーバに向けて信号入力をファンアウトする。]
[0063] ＤＲＶ／ＲＣＶ＿は差動入力（＋２．５ＶＰＥＣＬ）であってもよく、差動ペアとして内部に分配できる。]
[0064] トランシーバソース制御]
[0065] 図２に示す送信バッファ２０４は、２つの信号ソースから受信するように構成されている。それぞれのソースは下の表２に示す通りに選択できる。ＴＲＮ＿ＩＮ信号は高速信号であり、ＤＣ＿ＩＮはＤＣレベルである。最も重要なタイミングはＴＲＮ＿ＩＮにあり、信号を劣化させる寄生負荷を最小限に抑えるよう配慮しなければならない。] 図２
[0066] ＤＣ＿ＩＮは９：１マルチプレクサから発信する。チャネルトランシーバはこのマルチプレクサを使用し８ＤＣ電圧＋ＤＧＳ（グラウンド）を選択する。それらの電圧は全４本の出力チャネルに共通であり、チップ外で生成できる。]
[0067] ]
[0068] ９：１ｍｕｘ選択を行うため３つの選択ビットＤＡＴＡ＿ＳＥＬ（３：０）が示されている。それらのビットはシリアルバスを用いて受動的に制御される。各ＤＵＴ＿ＩＯは単独のＤＡＴＡ＿ＳＥＬと単独の９：１ｍｕｘを有する。このため、ＶＴＥＲＭモードかＤＣＪＡＭモード／パークモードで出力を異なるＤＣ電圧に設定できる。]
[0069] 外部ＪＡＭＳは４つ存在する。それぞれのＪＡＭＳ信号は同一タイプの全出力へ接続される（例えばＪＡＭＳ（０）は全Ａ出力に結合され、ＪＡＭＳ（１）は全Ｂ出力に結合される）。表２に示すようにＪＡＭＳはＤＣＪＡＭに関連する。]
[0070] さらに当該のＪＡＭＳ信号を有効とする個別の制御ビットが存在する。例えば、もしチャネル１、２、３が未設定のＪＡＭＥを有している時にチャネル０出力Ａが設定されたＪＡＭＥを有し、さらにＪＡＭＳ（０）が動的となれば、対応するＤＣ＿ＩＮと出力０Ａのみがジャムすることになる。]
[0071] パラメトリック測定部接続]
[0072] 図３の回路３００に示すように、各出力においてパラメトリック測定部（ＰＭＵ）経路がある。ＰＭＵＦとＰＭＵＳは回路１００への外部入力である。回路１００は、同回路の両チャネルによって１対のピンが共用されるように構成される（ＰＭＵＦはパラメトリック測定部フォース線、ＰＭＵＳはパラメータ測定ユニットセンス線）。] 図３
[0073] 回路３００の各出力に見られる１対のスイッチ（Ｓ３及びＳ４）は、内部ＰＭＵＦ及びＰＭＵＳ線を出力へ接続する。これとは別の１チャネル当り１対のスイッチ（Ｓ１及びＳ２）があり、内部ＰＭＵＦ及びＰＭＵＳを外部ピンへ接続する。ＰＭＵスイッチ構成は回路のシリアルバスを使って変更できる。]
[0074] コンパレータ]
[0075] 図１００に示す各チャネルにおいて４つのコンパレータを使用できる。図４はそれぞれのコンパレータに使用する回路４００を示す図である。コンパレータは１入力で高速信号を受信し、他の入力がＤＣ基準電圧へ接続される高速コンパレータである。この高速入力はキャパシタンスを低くし、トランシーバをディスエーブルするのと同じメカニズムによりオフに切り替え可能にしなければならない。] 図４
[0076] 回路１００に示すコンパレータの出力はチップの外に出ないため、出力バッファは必要ない。入力が閾値を上回るか下回る２通りの状態しか存在せず、それらは論理１と論理０で表される。]
[0077] コンパレータの出力は回路１００から離れた回路をドライブしないため、出力バッファは必要ない。入力が閾値を上回る論理１と閾値を下回る論理０という２つの状態のみが存在する。ＥＣＲＤ信号は図４に示すブロックの外でドライブされ、チャネルＩ／Ｏブロック内の高速デジタルマルチプレクサにおいて入力の１つになる。ＳＴＢＣＬＫは微細遅延調整を通過する。この遅延線の値はシリアルバスを使って設定され、即時に更新する必要はない。ＳＴＢＣＬＫは最大周波数が３００ＭＨｚの差動ＰＥＣＬ信号である。ＳＴＢＣＬＫは内部クロック分配バッファによりドライブできる。] 図４
[0078] コンペアレジスタ]
[0079] コンペアレジスタ（ＣＭＰＲＥＧ）の主な働きは、ＳＴＢＣＬＫの遅延版を用いてコンパレータの出力を抽出することである。図５に示すように、入力データをいつ抽出するかはラッチイネーブル（ＣＭＰＬＥ）信号によって決まる。クロックは自走クロックではないが、ＣＭＰＬＥがディアサートされた後にも作動し続ける。ＣＭＰＬＥは内部で生成され、ＳＴＢＣＬＫに対して同期を維持しなければならない。ＣＭＰＬＥは１ＳＴＢＣＬＫサイクル（最小５ｎｓ）に渡りアクティブになる。] 図５
[0080] ＳＴＢＣＬＫとレベルコンパレータ出力の実際のラッチングとのタイミング精度はシステムのコンペア精度に直接影響する。ＣＭＰＬＥはこの回路が進路沿いになければこの回路のタイミングエラーに寄与しないと仮定する。]
[0081] 論理コンペア]
[0082] 抽出された出力（ＥＣＲＤ）はＸＯＲゲートをドライブし、ＥＸＰＤＡＴについて論理コンペアを実行する。図５はＥＣＲＤ、ＥＸＰＤＡＴＡが関わるタイミング図である。この図でＥＸＰＤＡＴＡがＳＴＢＣＬＫを取り囲んでいることに留意されたい。論理コンペアの出力はＥＲＲラッチの中にクロックされるため、重要である。ＸＯＲゲートが「１」であれば、それはＥＣＲＤとＥＸＰＤＡＴＡが整合していないことを意味する。従って、「１」は不合格を意味する。] 図５
[0083] ＥＲＲラッチ]
[0084] エラーラッチは「スティッキー（厄介な）」レジスタである。このレジスタは当初ＲＳＴＥＲＲを用いてクリアされ、合格を意味する「１」にＥＲＲ＿をドライブする。テストパターン中に論理コンパレータが不合格（論理「１」）を生成するとＥＲＲＬＡＴＣＨがその状態を捕らえ、ＸＯＲゲートからの新たな合格又は不合格状態を受け入れなくなる。ＥＲＲラッチスティッキーモードはＥＲＲ＿ＬＡＴＣＨ＿ＤＩＳを用いてディスエーブルできるようになる。ＥＲＲ＿ＬＡＴＣＨ＿ＤＩＳがアサートされると、エラー検出時にＥＲＲラッチで出力をロックできなくなる。代わりにＣＭＰＲＥＧの出力が直接送出される。ＥＲＲＬＡＴＣＨの出力はアクティブロー信号になるＥＲＲ＼であり、故障の場合は０に設定される。ＥＲＲ＼は回路１００の外でドライブでき、その場合にはＩ／Ｏバッファを使用できる。]
[0085] 診断チャネルクロスカップリング]
[0086] 図６に示すように、２つの出力を同じチャネルから、あるいはＳ５を使用しある１つのチャネルから別のチャネルへ相互に接続することは可能である。これは２つの出力にまたがって試験を行う場合に有利である。相互接続経路で最高２つの１キロオームスイッチを使用すると、測定は低速度、低電流タイプの測定に制限される。] 図６
[0087] 試験の一例としてドライバ／コンパレータについてラフ機能試験を行う。ある１つのチャネルからの１出力（チャネル０出力Ａ）が別の出力（チャネル１出力Ａ）へ接続される場合はグロス機能試験を実施可能である。この場合はチャネル０で波形がドライブされ、この波形の比較をチャネル１で行う。この試験であれば接続性と基礎的回路１００ドライブ／コンペア機能を簡単にチェックでき、外装品を追加する必要はない。これは出力Ｂ、Ｃ、及びＤで繰り返すことができる。]
[0088] 別の試験例ではＰＭＵ相互接続性をチェックする。それには１チャネルでＰＭＵを接続する。別のチャネルではコンパレータかドライバを使用する。いずれにせよ、ＰＭＵを使って測定するかチャネルに向けて既知電圧をドライブし、それらの条件下で試験を行い接続が適切になされていることを確認する。]
[0089] チャネル入力／出力]
[0090] 図７に示すチャネルＩ／Ｏ（ＣＨＩＯ）ブロックは、複数のＤＵＴ＿ＩＯ出力によって共用される点を除き、トランシーバブロックに類似する。図１Ａ及び１ＢはチャネルＩ／ＯがＤＵＴ＿ＩＯブロックへ接続される様子を示す図である。] 図１Ａ 図７
[0091] 一実施形態によれば、４つのＤＵＴ＿ＩＯ出力に対して１つのチャネルＩ／Ｏがある。ＴＲＮ＿ＯＵＴはシステムへ接続し、送信バッファを使って５０オーム制御インピーダンス線をドライブする。線をバックマッチし反射をなくすため５０オームレジスタが内蔵されている。]
[0092] ＣＨＩＯ受信バッファ状態制御]
[0093] チャネルＩ／Ｏではドライブ、レシーブ、低漏洩の３モードがサポートされる。尚、送信バッファはＣＨＩＯ＿ＴＸＢＵＦ＿ＥＮＡによって別途制御される。このバッファは常時ＯＮにできる。これをオフにするべき状況は、ＥＣＲＤコンペアモードでフィードバックを回避する場合に限る。]
[0094] ドライブモード]
[0095] ドライブモードは、ドライブのみモード（ＩＯ＿ＭＯＤＥ＝１）の時か双方向モード（ＩＯ＿ＭＯＤＥ＝０）の時にＤＲＶ＿ＲＣＶ＼により選択される。ドライブモードでは送信バッファがテスタからＴＥＳＴＥＲ＿ＩＯ経由で信号を受信し、これをバッファし、さらにこの信号を内部で全ＤＵＴ＿ＩＯドライバへ分配する。入力終端のＯＮ、ＯＦＦはＣＨＩＯ＿ＶＴＥＲＭ＿ＥＮＡにより制御できる。終端がイネーブルされるとＣＨＩＯ受信バッファはオンになり、終端電圧であるＣＨＩＯ＿ＶＴをドライブするためＲＸＢＵＦソースが選択される。]
[0096] 受信モード]
[0097] 受信モードは、コンペアのみモード（ＩＯ＿ＭＯＤＥ＝１）の時か双方向モード（ＩＯ＿ＭＯＤＥ＝０）の時にＤＲＶ＿ＲＣＶ＼により選択される。どの受信モードでもＣＨＩＯ＿ＶＴＥＲＭ＿ＥＮＡは効力を持たない。]
[0098] ＣＨＩＯ受信バッファ状態制御]
[0099] ＣＨＩＯ受信バッファはシリアルバスからＣＨＩＯ＿ＴＸＢＵＦ＿ＥＮＡを用いてＯＮ／ＯＦＦできる。このビットはＣＨＩＯ＿ＣＴＬレジスタ内にある。ＴＥＳＴＥＲ＿ＩＯを使用しＥＣＲＤをシステムへドライブバックするようＣＨＩＯトランシーバが設定される場合を除き、ＣＨＩＯ受信バッファは常時ＯＮになる。ＥＣＲＤモードでも受信バッファをＯＮにしておくことはできる。ただし、その場合はＤＵＴ＿ＩＯトランシーバを通じて信号がフィードバックする。]
[0100] チャネルＩＯ低漏洩モード]
[0101] 送信バッファと受信バッファとへ接続されるＴＲＮ＿ＯＵＴピンは、ＣＨＩＯ＿ＬＯＷ＿ＬＥＡＫの設定により低漏洩モードに入ることができる。ＤＵＴ＿ＩＯトランシーバと同様、ＣＨＩＯ＿ＬＯＷ＿ＬＥＡＫがアクティブになるとそのノードの総漏洩は＜５ｎＡになる。]
[0102] チャネルＩＯブロックの低漏洩制御はＤＵＴ＿ＩＯビットとは別のビットである。これによりチャネルＩ／Ｏブロック内での接続性を維持しつつ、１つのＤＵＴ＿ＩＯをディスエーブルできる。]
[0103] チャネルＩＯ送信元]
[0104] チャネルＩ／Ｏブロック内の送信バッファには３通りのソースがある。１番目はＲＣＶ＿ＯＵＴであり、２番目はＥＣＲＤ１：４デジタルｍｕｘからであり、３番目は固定終端電圧からである。その選択はＣＨＩＯ＿ＲＣＶＭＤとＣＨＩＯ＿ＶＴＥＲＭ＿ＥＮＡとによってコントロールされる。]
[0105] 受信モード]
[0106] バイパスモード]
[0107] ＣＨＩＯ＿ＲＣＶＭＤが「０」に設定され、ＣＨＩＯ＿ＶＴＥＲＭ＿ＥＮＡも「０」に設定されるとバイパスモードがイネーブルされる。このモードが選択されると、ＲＣＶ＿ＯＵＴはｍｕｘを通じて接続されＣＨＩＯ送信バッファに入り、ＴＥＳＴＥＲ＿ＩＯノードをドライブする。]
[0108] 図１Ａ及び１Ｂに見られるＲＣＶ＿ＯＵＴはＤＵＴ＿ＩＯブロックで発信し、ＤＵＴ＿ＩＯ受信バッファによってドライブされる。この経路はＤＵＴ出力信号をテスタへ直接送る場合に利用できる。] 図１Ａ
[0109] ＤＵＴ＿ＩＯは一度に１つのみ選択できる。シリアルモード動作では一度に１つのＤＵＴ＿ＩＯを接続し、全てのＤＵＴを順次めぐりつつ受信操作を行う。ＤＵＴ＿ＩＯ選択は、ＣＨＩＯ＿ＣＴＬレジスタにおいてシリアルバスからのＲＣＶ＿ＢＵＦ＿ＳＥＬビットによって行える。受信バッファから全４つのＲＣＶ＿ＯＵＴがｗｉｒｅ−ｏｒされる場合は、ＤＵＴ＿ＩＯ＿ＣＴＬレジスタからの単一の出力イネーブルビットによりＣＨＩＯ受信バッファ入力をドライブする出力を選択する。]
[0110] ＤＵＴ＿ＩＯブロック内の受信バッファとチャネルＩ／Ｏブロック内の送信バッファを通る復帰経路では、信号歪を最小限に保たなければならない。両バッファは、ＤＵＴ＿ＩＯピンでの入力信号をＴＲＮ＿ＯＵＴピンまで綿密に追跡できる高帯域ユニティゲインバッファにしなければならない。]
[0111] ＥＣＲＤコンペア]
[0112] 図１Ａ及び１Ｂの回路１００を使用しリモートコンペアを実行する場合とＥＣＲモードに入っている場合、チャネルＩ／Ｏ内の送信バッファのデータソースは４：１高速デジタルＥＣＲＤマルチプレクサである。ＥＣＲＤコンペアソースは、ＣＨＩＯ＿ＲＣＶＭＤが「１」に等しくＣＨＩＯ＿ＶＴＥＲＭ＿ＥＮＡが「０」に設定される場合に選択される。] 図１Ａ
[0113] 一実施形態によれば、４：１高速デジタルマルチプレクサでは６００Ｍｂｓのデータ転送速度を維持できなければならない。ＳＴＢＣＬＫは一実施形態において３００ＭＨｚまでであるため、ＳＴＢＣＬＫの両エッジを使用し６００Ｍｂｓでマルチプレクサを選択するか、ＳＴＢＣＬＫを使用しマルチプレクサにおいてＬＳＢアドレスを直接制御しなければならない。]
[0114] 高速デジタルマルチプレクサへの入力信号（ＥＣＲＤ）は図１Ａ及び１Ｂから分かるように回路１００内でＤＵＴ＿ＩＯブロックにより発信される。] 図１Ａ
[0115] （電圧、タイミング、立上がり／立下り）に渡って信号を保全する必要があるＴＲＮ＿ＩＮ経路とは対照的に、この経路の場合、ＥＣＲ信号は本質的にデジタルであり、固定電圧振幅（＋２．５ＶＰＥＣＬ）を有することがある。全４つのデータビットを逐次化する場合はクリーンなＤＡＴＡＶＡＬＩＤウィンドウを提供し、システムで全４つのデータビットをラッチできる。]
[0116] 共通ブロック]
[0117] 以下のブロックはチャネルブロックにより共用される。]
[0118] ＣＬＫ分配]
[0119] ＣＬＫ分配ブロックにはＳＴＢＣＬＫとＤＲＶ＿ＲＣＶ＼の２つがある。両クロックは、２．５ＶＰＥＣＬレベルを用いて回路１００へ差動的に導入できる。]
[0120] ＳＴＢＣＬＫ]
[0121] ＳＴＢＣＬＫは回路１００に渡り全部で８つのコンパレータラッチへ分配される。このクロックによってアナログコンパレータ出力のサンプルタイミングが決まる。ＳＴＢＣＬＫは最初に粗遅延線（８００ｐｓスパン、１１４ｐｓ分解能）を通過する。これによりＰＣボードルーティングにおける遅延差を調整できる。ボードレベルのＳＴＢＣＬＫは、回路１００等の複数の回路に分配できる単一の信号である。伝搬遅延の均衡が完璧にとれている場合でも、ＣＬＫバッファには出力から出力にかけてはある程度のスキューが生じ、それを補償する必要がある。]
[0122] 第２レベルのＳＴＢＣＬＫタイミング制御はコンパレータセクション内のＤＵＴ＿ＩＯブロックごとに行える。例えば分解能が１０ｐｓの最大３２０ｐｓ遅延線であれば、クロック経路における内部チップ遅延やコンパレータ遅延を補償するためタイミングをさらに調整し、チャネルの全４つの出力でタイミングを合わせることができる。]
[0123] ＳＴＢＣＬＫは単一のソースから発信し、これが全ＤＵＴ＿ＩＯコンパレータへ分配された後には全回路１００入力が基準遷移を見る際のタイミングをデスキューする必要があるため、ＳＴＢＣＬＫにおけるこのレベルの調整は有意義である。]
[0124] ＤＲＶ＿ＲＣＶ＼]
[0125] ＤＲＶ＿ＲＣＶ＼信号も回路１００へ入力され、ＤＵＴ＿ＩＯトランシーバとＣＨＩＯトランシーバへ分配される共通信号である。]
[0126] ＳＰＩインターフェイス]
[0127] 回路１００は標準ＳＰＩバスを用いてコントローラと通信する。ＳＰＩバスは、様々なモードとスイッチを制御するための制御、アドレス、並びにデータを送信する。８ビットレジスタ約１８個が必要と見込まれる。合計再構成時間目標は＜１ｕＳである。これはシリアル転送、復号化時間、伝搬遅延、スイッチ開閉を含む。このインターフェイスでは信号品質を向上させるため低電圧シグナリングを使用できる。]
[0128] 動作モード]
[0129] 試験システムに回路１００を使用し実行できる操作は次の通りである。]
[0130] バイパスＩ／Ｏモード]
[0131] バイパスＩ／Ｏモードではそれぞれのチャネルが純粋にトランシーバとして挙動する。ＤＲＶ＿ＲＣＶ＼レベルに応じＴＥＳＴＥＲ＿ＩＯ線のデータがＤＵＴ＿ＩＯへドライブアウトされるか、ＤＵＴ＿ＩＯのデータがＴＥＳＴＥＲ＿ＩＯへドライブアウトされる。ＤＲＶ＿ＲＣＶ＼＝０であればチャネルは受信モードに入りＤＵＴ＿ＩＯは入力になり、ＤＲＶ＿ＲＣＶ＼＝１であればチャネルはドライブモードに入りＤＵＴ＿ＩＯは出力になる。このモードは、回路１００のコンパレータをバイパスし、ＤＵＴデータをシステムのコンパレータへ送り返す場合に使用する。このモードでは一度に１つのＤＵＴ＿ＩＯのみ共通ＴＥＳＴＥＲ＿ＩＯ線へ接続できる。]
[0132] バイパスレシーブのみ]
[0133] これはバイパスＩＯモードの１バリエーションである。このモードではチャネルが入力のみに構成され（ＤＵＴ＿ＩＯ−＞ＴＥＳＴＥＲ＿ＩＯ）、方向は固定される。ＤＲＶ＿ＲＣＶ＼によってチャネルの方向が変化することはない。ＤＲＶ＿ＲＣＶ＼は回路１００に結合されるテストボード上の共通信号である。従って、ＤＲＶ＿ＲＣＶ＼制御に応答するチャネルを選ぶ必要がある。ＤＲＶ＿ＲＣＶ＼の状態に関わりなく一部のチャネルを受信モードにとどめる場合もある。]
[0134] ファンアウトモード]
[0135] ファンアウトモードでは回路１００のみドライブアウトする。これは、ＴＥＳＴＥＲＩＯ入力の複数のコピーを複数のＤＵＴへ送出する場合に使用する。]
[0136] ＥＣＲサポートによるリモートコンペア]
[0137] 回路１００はＥＲＲＯＲログをサポートする手段を提供できる。回路１００はコンペアサイクルのたびにレベルコンパレータの抽出結果（ＥＣＲＤ）を実データコンペアのためシステムへ逐次移動する。データの移動はＤＵＴストローブの合間にバックグラウンドで行われる。]
[0138] 回路１００に示した高速デジタルマルチプレクサは各ＤＵＴ＿ＩＯセクションから抽出されるＥＣＲＤをシーケンスし、ＴＥＳＴＥＲ＿ＩＯ線を使ってビットを送信する。ＥＣＲＤのシーケンシングは内部ＥＣＲＤＳシーケンサによって制御される。]
[0139] シリアル転送操作はＤＵＴストローブの合間にバックグラウンドで行われる。ラッチはＳＴＢＣＬＫ＆ＣＭＰＬＥが真である場合に限りコンパレータの結果をラッチする。この後回路１００はＳＴＢＣＬＫの両エッジを使用し全４ビットをシーケンスし、ＥＣＲＤをテスタへ送り返す。]
[0140] 図７に示すＥＣＲＤＳは、高速デジタルマルチプレクサを通じて送出されるビットがいずれかを選択する。ＥＣＲＤＳは回路１００の中で生成され、ＤＲＶ／ＲＣＶ＿＆ＣＨＩＯ＿ＣＭＰ＿ＭＤを用いて同期される。これはＥＣＲサポートによる読み取りをイネーブルするシリアルビットである。もしＣＨＩＯ＿ＣＭＰ＿ＭＤ＝０（ＥＣＲＤコンペア）でＤＲＶ／ＲＣＶ＿＝１であれば、ＥＣＲＤＳシーケンサはリセット状態に保たれる（ＥＣＲＤＳ＝３又はｎ−１を指示）。ＤＲＶ／ＲＣＶ＿が０になると直ちに次のＳＴＢＣＬＫがＥＣＲＤＳシーケンサを次の状態ＥＣＲＤＳ＝０へクロックし、引き続きネガティブ遷移を含むＳＴＢＣＬＫ遷移のたびに１、２、及び３をクロックアウトする。ＥＣＲＤＳ＝３の時には再びＣＭＰＬＥによりＣＭＰＲＥＧがイネーブルされ、次のストローブではコンパレータからの新たなレベル検出出力がラッチされる。そしてコンペアサイクルのたびにこのシーケンスが繰り返される。] 図７
[0141] ＰＡＳＳ／ＦＡＩＬのみのリモートコンペア]
[0142] ＥＣＲサポートが必要でなければ、コンペア操作を実行し故障のみ報告するように回路１００を構成できる。コンペアごとの合否エラー報告がないため、このモードは完全システム周波数で実行できる。]
[0143] ＥＣＲＤサポートがないＲＥＡＤ操作では１回の読み取りサイクルのみでコンペアを行う。コンペアサイクルのたびにエラーが発生する可能性はあるが、ＥＣＲＤはシステムへ戻されない。]
[0144] ＴＥＳＴＥＲ＿ＩＯ線は、コンペアサイクルの時には所期データを運び、ドライブサイクルの時にはドライブデータを運ぶ。このため、テスタと回路１００との間で信号の方向がドライブからコンペアに変化しなければ性能上有利である。回路１００とＤＵＴとの間の伝送経路はドライブからレシーブに切り替わるが、この経路はテスタと回路１００との間の経路よりも非常に短い。従って、チャネルの向きを変えるためにかかる時間は非常に短縮される。]
[0145] ＳＴＢＣＬＫは読み取りサイクルを規定し、エラーをラッチする。唯一の違いは、ＥＣＲＤＳビットが複数のエラーラッチをシーケンスしない点にある。ＥＣＲＤＳシーケンサは、ＣＨＩＯ＿ＣＭＰ＿ＭＤが１（ＰＡＳＳ／ＦＡＩＬモード）の時にリセット状態に保たれる。このモードではＳＴＢＣＬＫ遷移のたびにコンパレータレジスタがクロックされる。]
[0146] ＴＥＳＴＥＲ＿ＩＯのタイミングはＣＭＰＱ信号に合致するようにプログラムしなければならない。ＴＥＳＴＥＲ＿ＩＯ信号はシステムで（回路１００から離れた場所で）生成されるため、システムテスタはこの信号の変化を厳密に制御できる。これは、実際のＳＴＢＣＬＫから十分なセットアップ及びホールド時間を確保するうえで重要となる。唯一ＥＸＰＤが有効となるべき時はＳＴＢＣＬＫ前後であり、少なくともＳＥＴＵＰ＋ＨＯＬＤ時間スペックにより有効でなければならない。]
[0147] ピン遮断モード]
[0148] このモードではＤＵＴ＿ＩＯ（回路１００出力）が低漏洩モードに設定される。このモードは、ＰＭＵＦ／ＰＭＵＳ線を出力へ接続するか、パラメトリック測定を行うか、出力からＤＵＴへ電圧をドライブアウトしないようにするために使用する。]
[0149] パラメトリックモード]
[0150] パラメトリックモードは、ＰＭＵのフォース線とセンス線をＤＵＴＩＯノードに接続するために使用する。ＤＵＴピンでパラメトリック測定を行えるようにするにはパラメトリックモードが必要となる。その設定は次の通りである。]
[0151] Ｉ／Ｏ及びジャムモードをディスエーブル]
[0152] このモードではいずれかのＤＵＴＩＯピンをディスエーブルし、それを所望の電圧へジャムできる。このモードでＤＵＴＩＯはドライブ／コンペアモードに応答せず、代わりにその出力にはＪＡＭＶｍｕｘで選択された電圧が強制される。]
[0153] ジャム・オン・ザ・フライ・モードをイネーブル]
[0154] ジャム出力オン・ザ・フライでは、ＪＡＭＳ（ジャムセレクト）入力から９：１ｍｕｘにて予め選択された電圧をピンに強制できる。このモードは、特定の出力がディスエーブルされる時をアルゴリズムパターンジェネレータ（ＡＰＧ）で制御できるようにするため使用する。操作においては２つの条件が真になる必要がある。つまり、ＤＵＴＩＯでＪＡＭ機能がイネーブルされ、且つ対応する外部ＪＡＭＳビットが真にならなければならない。両方の条件が真であれば、予め選択されたＪＡＭＶが出力に強制される。]
[0155] 回路１００は、本発明の様々な実施形態により、多用な用途に役立てることができる。例えば１：４ウェハソートボードと１：８ファイナルテストボードに回路１００を使用できる。それら２つのボードは全く同じコンポーネントを使用でき同じハードウェアへ接続できるという点においてよく似ている。]
[0156] 図８は１：４ウェハソートに回路１００を使用する一例を示す図である。１：４設計では、テスタ又はテスタ／プローブカードからＴＥＳＴＥＲ＿ＩＯピンへチャネルが接続されるネイティブモードで回路１００を使用できる。図８に示すように、回路１００はこれを４つのＤＵＴへファンアウトする。] 図８
[0157] 一実施形態によれば、回路１００によって受信されるＴＥＳＴＥＲ＿ＩＯ入力を５０オーム終端できる。こうすることでテスタピンエレクトロニクスと回路１００との間の再反射は抑えられる。ピンエレクトロニクスはまた５０オームバックマッチドレジスタを有し、これに回路１００での５０オーム入力終端が組み合わさることで、この信号は５０％減衰する。]
[0158] 一実施形態によれば、４つの出力は回路１００において＋／−３５ｐｓまで時間整合できる。加えて、出力から出力にかけて低スキューを維持するためＤＵＴへ至る４つの伝送経路を整合させることができる。]
[0159] この１：４ウェハソート構成では全てのモードをサポートできる。これはバイパスモード、リモートＥＣＲコンペアモード、ＰＡＳＳ／ＦＡＩＬモードを含む。]
[0160] 図９を参照し、フローチャート９００は本発明の一実施形態により回路を試験する方法を説明するものである。ブロック９０４では試験コンピュータを提供する。これは、テスタと、同テスタに結合されたプローブカードとの組み合わせを含む。ブロック９０８ではテスタの試験チャネルを提供する。この試験チャネルは、試験信号の生成に用いるピンエレクトロニクスチャネルとして構成できる。ブロック９１２では試験チャネルを動的ファンアウト集積回路に結合する。この動的ファンアウトにより試験チャネルを複数の試験対象デバイスへファンアウトできる。ブロック９１６では、試験の対象となる少なくとも１つの回路を提供できる。ただし、集積回路のファンアウト特性を踏まえれば、複数の回路を提供し並列試験できる。] 図９
[0161] 試験デバイスとプローブカードでは通常、相当数の回路を同時に試験するため相当数の試験チャネルの構成を試みる。ただし放熱の必要があるため、試験チャネルの構成に用いる回路にはスペースをあける必要がある。このため、試験チャネルはしばしば長さ３フィート以上のケーブルにより試験対象回路に結合される。これは試験対象デバイスの伝送線としてかなりの長さである。多くの場合、試験対象デバイスは低出力デバイスであり、３フィートのケーブルに渡って信号をドライブするようには構成されていない。ブロック９２０では試験対象デバイスの近く、例えば１０〜１２インチ以内に、図１の集積回路を配置できることが分かる。また、図１に示した回路におけるデータ入力の能動性により、ＤＵＴから長い伝送線に沿ってプローブカードまで信号をドライブする必要はない。ＤＵＴから回路１００のデータ入力までデータ信号をドライブするだけでよい。]
[0162] ブロック９２４では、回路１００で複数の出力ドライバを互いに電気的に分離できることが分かる。例えばブロック９２８に示すように、テスタからの試験チャネルは４本のサブチャネルにファンアウトできる。この分離は、高入力インピーダンスを呈し各サブチャネルを他のサブチャネル上で発生する電気信号から分離する動的ドライバによって果たすことができる。]
[0163] 同様に、ブロック９３２ではそれぞれのデータ入力線で動的入力ドライバを使用することによりデータ入力を互いに分離できることが分かる。並列読み取りしたデータは試験チャネルを通じて逐次出力できる。]
[0164] 本発明の一実施形態によれば、１：４ファンアウトでは３００ピコセカンド未満のタイミング精度で並列読み取りを達成できる。これは、同じ試験構成で１ナノセカンドを要する現在の回路と対照的である。]
[0165] これまで本発明を実施する方法又は装置として本発明の様々な実施形態を説明してきたが、コンピュータに結合されたコードにより、例えばコンピュータに常駐するコードやコンピュータによりアクセス可能なコードにより、本発明を実施できることは理解されよう。例えば、上記の方法の多くはソフトウェアとデータベースを使って実施できる。従って、本発明がハードウェアによって達成される実施形態の他に、本明細書で開示した機能を実現するコンピュータ可読プログラムコードが組み込まれたコンピュータ用媒体からなる製造品を用いて、実施形態を達成できることに留意されたい。そのため、本発明の実施形態はプログラムコード手段としても本特許により保護されるとみなすことが望ましい。さらに本発明の実施形態は、特にそれらに限定されないが、ＲＡＭ、ＲＯＭ、磁気式媒体、光学式媒体、磁気光学式媒体を含み、事実上あらゆる種類のコンピュータ可読メモリに記憶されたコードとして実施可能である。さらに一般的には、本発明の実施形態は、特にそれらに限定されないが、ＡＳＩＣ、ＰＬＡ、マイクロコード、又は汎用プロセッサ上で実行するソフトウェアを含み、ソフトウェア、ハードウェア、又はそれらの組み合わせで実施可能である。]
[0166] 搬送波において実施されるコンピュータ信号や伝送媒体中を伝搬する信号（電気信号、光信号等）として本発明の実施形態が達成されることも考えられる。すなわち、上記の様々な情報はデータ構造等の構造にフォーマットされ、電気信号として伝送媒体中に送信できる他、コンピュータ可読媒体に記憶できる。]
[0167] 上記の構成、素材及び行為の多くは機能を実行するための手段、または機能を実行するための工程であることに留意されたい。従って、それらの用語は、本明細書で開示されるそれらの構成、素材及び行為、及び参照により本明細書に援用される事項を含むそれらの等価物を包含するものとして理解されたい。]
[0168] 本発明の実施形態に係る装置及び方法及び付随する利点は、本明細書から理解されよう。上記の説明は本発明の特定の実施形態についての完全な説明であるが、本発明の範囲は請求の範囲によって定義されるものであり、上記の説明が本発明の範囲を限定するものと理解すべきものではない。]
[0169] 本発明がハードウェアによって達成される実施形態の他に、本明細書で開示されたハードウェアの製造及び／又は機能を実現するコンピュータ可読プログラムコードが組み込まれたコンピュータ用媒体からなる製造品を用いて、実施形態を達成できることに留意されたい。当業者には理解されるように、それは例えばハードウェア記述言語（ＨＤＬ）、レジスタトランスファ言語（ＲＴＬ）、ＶＥＲＩＬＯＧ、ＶＨＤＬ等のプログラミングツールを用いて達成できる。参照によりその全文を本願に援用する非特許文献１は、ＶｅｒｉｌｏｇとＨＤＬを詳しく説明している。従って、上記の本発明の実施形態によって達成される機能をコアで表現し、これをプログラミングコードに利用し、集積回路生産の一部としてハードウェアに置き換えることも考えられる。そのため、上記の実施形態はプログラムコード手段としても本特許により保護されるとみなすことが望ましい。]
[0170] １００、２００、３００、４００、５００、６００、７００、８００回路
１０４トランシーバ（ＸＣＶＲ）ブロック
１０６コンパレータブロック
１０８チャネルＩ／Ｏブロック
２０４ 送信バッファ]

权利要求:

請求項1
集積回路であって、動作中に入力試験信号を受信する第１の端子と、前記第１の端子に結合された複数の入力／出力端子と、を備え、前記入力／出力端子は、並列出力動作中にそれぞれの出力試験信号を並列出力するように構成され、前記入力／出力端子は、並列入力動作中に試験対象デバイスから試験応答信号を並列入力するように構成され、前記入力／出力端子の各々は、動作中に残りの複数の入力／出力端子から電気的に分離されること、を特徴とする集積回路。
請求項2
前記入力／出力端子が、動作中に動的コンポーネントによって残りの複数の入力／出力端子から電気的に分離されること、を特徴とする請求項１に記載の集積回路。
請求項3
複数の動的ドライバをさらに備え、前記動的ドライバの各々が、前記複数の入力／出力端子のいずれか１つを前記第１の入力端子へ接続すること、を特徴とする請求項２に記載の集積回路。
請求項4
前記複数の入力／出力端子に結合され、前記入力試験応答信号を記憶試験応答信号として記憶する記憶装置をさらに備えること、を特徴とする請求項１に記載の集積回路。
請求項5
前記記憶装置に結合され、且つ前記第１の端子に結合され、前記第１の端子を介して前記記憶試験応答信号を逐次出力するシリアル出力回路をさらに備えること、を特徴とする請求項４に記載の集積回路。
請求項6
複数のパラメトリック測定回路をさらに備え、前記パラメトリック測定回路の各々は前記入力／出力端子のいずれか１つと共に使用され、動作中に前記複数の入力／出力端子のいずれか１つで、残りの前記複数の入力／出力端子から分離された状態で、単独パラメトリック測定を行えるように前記複数のパラメトリック測定回路が構成されること、を特徴とする請求項１に記載の集積回路。
請求項7
前記複数の入力／出力端子を非並列動作用に構成できること、を特徴とする請求項１に記載の集積回路。
請求項8
前記試験対象デバイスの個々のエラー信号を記憶するエラー信号記憶装置をさらに備えること、を特徴とする請求項１に記載の集積回路。
請求項9
前記並列入力が試験時間オーバーヘッドを増加させずに行われること、を特徴とする請求項１に記載の集積回路。
請求項10
前記並列入力が、約３００ピコセカンド未満のタイミング精度を提供すること、を特徴とする請求項１に記載の集積回路。
請求項11
第２の入力端子をさらに備えること、を特徴とする請求項１に記載の集積回路。
請求項12
前記第２の入力端子に結合された第２の複数の入力／出力端子をさらに備えること、を特徴とする請求項１１に記載の集積回路。
請求項13
前記入力端子を１つの前記入力／出力端子のみに結合しつつ、前記残りの入力／出力端子は前記第一の入力端子から分離するように構成されたバイパス回路をさらに備えること、を特徴とする請求項１に記載の集積回路。
請求項14
前記試験対象デバイスが、長さ１０インチを上回るワイヤに渡って信号をドライブできない低出力デバイスであること、を特徴とする請求項１に記載の集積回路。
請求項15
前記入力／出力端子の各々が、試験対象デバイスから受信した信号をドライブするように構成されたそれぞれの入力ドライバに結合されること、を特徴とする請求項１に記載の集積回路。
請求項16
回路を試験する方法であって、前記方法は、試験コンピュータを提供することと、被験回路を提供することと、前記試験コンピュータにて試験チャネルを提供することと、前記試験チャネルを複数の入力／出力端子に向けてファンアウトするため前記試験チャネルを動的ファンアウト集積回路に結合することと、を含むこと、を特徴とする方法。
請求項17
前記複数の入力／出力端子の各々を互いに電気的に分離するために複数の出力ドライバを使用することをさらに含むこと、を特徴とする請求項１６に記載の方法。
請求項18
複数の動的入力ドライバを使用することをさらに含み、前記動的入力ドライバの各々が、前記複数の入力／出力端子のいずれか１つを前記第１の入力端子に結合すること、を特徴とする請求項１６に記載の方法。
請求項19
前記集積回路を前記被験回路に電気的に結合するため、長さ１フィート未満の伝送線を使用することをさらに含むこと、を特徴とする請求項１６に記載の方法。
請求項20
１：４ファンアウトを実行することと、３００ピコセカンド未満の総合タイミング精度を維持しつつ前記被験回路からの並列読み取りを実行することをさらに含むこと、を特徴とする請求項１６に記載の方法。